Computer Architecture 5_3 : Large and Fast: Exploting Memory Hierarchy, dram and cache

chap 5

Large and Fast: Exploting Memory Hierarchy

Goals

• Principle of Locality, temporal locality, spatial locality
• Memory 계층을 구성하는 방법, 계층을 이루는 다양한 소자
• Virtual machine, Virtual memory
• 최신 memory system design issue

 

DRAM 구조

DRAM은 contents를 읽고 주기적으로 write back 해야한다

address를 주면 row를 먼저 찾고 원하는 만큼의 col을 보냄

-Synchronous DRAM : 연속되는 index는 따로 address를 받지 않아도 다음 걸 보냄, 효율적

Double data rate (DDR) DRAM •Transfer on rising and falling clock edges Quad data rate (QDR) DRAM •Separate DDR inputs and outputs

Cache

CPU-Main memory 간 계층→CPU가 locality의 특성을 살려서 access하기 빠르게 끔 계층을 구성해야함

cache memory

cache는 CPU가 memory에 빠르게 access 할 수 있게 끔 한다고 하였다.

그래서 상위 계층으로 그니까 Level1 쪽으로 cache를 구성하여 올린다.

cache의 구성은 정보가 담긴 word들이 다른 정보들과 block으로 구성되어 module화 된다.

block에 담긴 정보는 access할 address가 담겨있다. 이를 mapping 이라고 한다.

Mapped cache(direct)

cache에 있는 정보를 통해 mapping을 하기 위해서는 여러가지 정보가 필요하다.

-cache address:

먼저 cache는 block들로 나누어져 있어 각 block별로 address가 필요하다.

cache에 들어있는 block의 갯수에 따라(ex. 8개의 block은 binary num으로 3bits가 필요하다.) memory address 뒷bits를 부여받아 mapping 할 수 있도록 한다.

-tags:

다만 마지막 bits만을 사용하면 공통의 bits를 공유하는 index가 있을 수 있기 때문에 high bits를 저장하는 tags가 있다.

-valid bit:

이는 mapping된 memory에 실제 data가 있냐를 보여주는 bit다.

miss or hit을 표현하면 되기에 1bit이다.

그래서 mapping을 위한 하나의 block을 구성하기 위해 총 필요한 bit 수는

⇒ 2^(해당 block의 word 갯수)x (valid bit + tag bits + block size)이다.

예를 들어 4byte block이 2^n의 word를 가지며, tag bits는 32-(n+2)라면

⇒2^n x (valid bit + tag + block size)

⇒2^n x (1 + (32 - n - 2) + 32) 이다.

이렇게 mapping의 위한 정보가 들어가 block을 구성하여 본래의 size보다 overhead된다.

 

그래서 block size를 키우면 locality를 반영해서 hit rate를 올릴 수 있지만 어느정도 size가 커지면 오히려 miss penalty가 커져 performance가 줄어드는 점이 있다.